Aplicații ale latch-ului adresabil

Latch SET- RESET elementar (Latch RS asincron)

Fiind realizat numai din două porti, două NAND-uri sau două NOR-uri, așa după cum se arată și în fig.1, latch-ul RS asincron este cea mai simplă structură de memorare cu acces prin nivel.

Din analiza structurilor prezentate în fig. 1 se observă că intrările de SET și RESET pot fi sensibile, cu alte cuvinte pot fi activate, atât pe nivel logic 0 - cazul structurii cu NAND, cât și pe nivel logic 1 - cazul structurii cu NOR.

- Când este activată numai intrarea de SET, se execută funcția de poziționare (setare), adică, în celula de memorare se înscrie valoarea logică 1 (Q=1 și F=0)

- Când este activată numai intrarea de RESET, se execută funcția de ștergere (resetare), altfel spus, în celula de memorare se înscrie valoarea logica 0 (Q=0 si F=1)

- Când ambele intrări sunt inactive se execută funcția de memorare, caz în care informația existentă în celulă nu se modifică

- Când ambele intrări sunt inactive circuitul are un comportament nedorit trecând într-o stare în care, pentru prima dată ieșirile sunt necomplementare (Q=1, F=1).

Uneori, se afirmă că starea în care ambele intrări sunt active este interzisă deoarece provoacă hazard. În realitate, hazardul nu este provocat de starea în sine - dovada fiind faptul că iesirile sunt cunoscute, ci de ieșirea simultană a intrărilor din această stare în cea de memorare. Starea intermediară este responsabilă de evoluția viitoare a circuitului dar, din nefericire aceasta nu poate fi indicată cu precizie. Așadar, trecerea semnalelor de comandă din starea în care ambele sunt active, în starea în care ambele sunt inactive, va conduce circuitul într-o stare complet neprecizabilă.

Latch SET- RESET sincron/cu ceas (Latch RS sincron)

Aceasta structura prezintă, în plus față de cea anterioară, două porți plasate pe intrările de SET și de RESET, porți ce sunt “deschise” sau “blocate” de către semnalul aplicat pe intrarea CK, denumită intare de ceas (CK).

În funcție de schema logică adoptată, intrarea CK poate fi sensibilă (activată) pe nivel logic 0 sau pe nivel logic 1. O schemă de latch sincron cu intrarea de ceas activă pe 1 logic este cea din fig.2.

Pentru intervalul de timp în care CK=1, porțile P1 și P2 se află în stare “deschisă”, situație ce permite accesul semnalelor de pe intrările R și S spre latch-ul elementar. În contextul de față, din punct de vedere funcțional, comportamentul latch-ului sincron este identic cu cel elementar.

Pentru intervalul de timp în care CK=0, ieșirile porților P1 și P2 sunt forțate în 1 logic, indiferent de starea logică a celorlalte intrări (porți “blocate”), ceea ce înseamnă că latch-ul elementar primește comanda de memorare. Informația memorată pe durata de timp în care CK=1 este ultima stare logică dictată de intrările S și R din vremea când CK=0. Pe durata activă a semnalului de ceas, latch-ul sincron prezină toate deficiențele prezentate pentru structura elementară. Pentru situația în care nivelul activ al semnalului de ceas este de scurtă durată, iar semnalele de intrare de pe S și R nu se modifică pe durata acestui nivel, putem afirma că: intrarea CK joacă rol de intrare activă, iar intrările S și R sunt intrări pasive. Numai în acest caz apare o separare funcțională a intrărilor.